Virtex FPGAのシステム内プログラム可能なゲート・アレー2.5v集積回路PCB

速い細部:

Virtex™ 2.5 Vのシステム内プログラム可能なゲート・アレー

記述:

Virtex FPGA家族は高性能の、高容量のプログラム可能な論理の解決を提供する。場所およびルートの効率のための新しい建築を最大限に活用し、積極的な5層金属0.22のµm CMOSプロセスを開発することからのケイ素の効率の結果の劇的増加。これらの前進はmask-programmedゲート・アレーにVirtex FPGAsを強力、に適用範囲が広い代わり作る。Virtex家族は表1.で示されている9人のメンバーから成り立つ。

FPGAsの前の生成から得られる経験の建物はVirtex家族プログラム可能な論理の設計の革命的な一歩前進を表す。速い、適用範囲が広い結合資源、および高度の加工技術のいろいろプログラマブル システムの特徴、豊富な階層を結合して、Virtex家族はタイムに市場を減らしている間設計柔軟性を高める高速および高容量のプログラム可能な論理の解決を提供する。

適用:

•速く、高密度システム内プログラム可能なゲート・アレー

- 50kからの1Mシステム ゲートへの密度

- システム パフォーマンス200までのMHz

- 迎合的な66 MHz PCI

- 密集したPCIのためにホットスワップ対応

•SelectIO™ Multi-standardインターフェイス

- 16の高性能インターフェイス規格

- ZBTRAM装置に直接接続する

•作り付けの時計管理の回路部品

- 4つは高度の時計制御のためのdelay-lockedループ（DLLs）を捧げた

- 24の二次ローカル コンピュータの時刻の網と4つの第一次低ゆがみの全体的なクロック分散の網、

•階層的な記憶装置

- 16ビットのRAM、32ビットRAMとして構成可能LUTs

16ビットのデュアルポートのRAM、か16ビットのシフト レジスタ

- 構成可能の同期デュアルポート4kビット ラム

- 外的な高性能ラムへの速いインターフェイス

•速度および密度のバランスをとる適用範囲が広い建築

- 捧げられる高速算術のための論理を運びなさい

- 熱心な乗数サポート

- 広入力機能のための滝の鎖

- 時計が付いている豊富な記録/掛け金可能になるため、および二重同期/非同期セットおよび調整

- 内部に3州のバスで運ぶこと

- IEEE 1149.1境界スキャン論理

- ダイス温度センサーのダイオード

•FPGA Foundation™および同盟の開発機構によって支えられる

- 統一された図書館、関係に置かれたマクロおよび設計マネージャーのための完全なサポート

- PCおよびワークステーション プラットホームの幅広い選択

•SRAMベースの内部システム構成

- 無制限の再プログラム可能性

- 4つのプログラミング モード

•0.22のµmの5層の金属プロセス

•100%の工場はテストした

指定: