IC XCV300E-6PQ240C Virtex™-E 1.8vのシステム内プログラム可能なゲート・アレー

速い細部:
Virtex™-E 1.8 Vのシステム内プログラム可能なゲート・アレー
記述:
Virtex-E FPGA家族は高性能の、高容量のプログラム可能な論理の解決を提供する。場所およびルートの効率のための新しい建築を最大限に活用し、積極的な6層の金属0.18のμm CMOSプロセスを開発することからのケイ素の効率の結果の劇的増加。これらの前進はmask-programmedゲート・アレーにVirtex-E FPGAsを強力、に適用範囲が広い代わり作る。Virtex-E家族は表1.に9人のメンバーを含める。
経験の建物はVirtex FPGAsから、Virtex-E家族であるプログラム可能な論理の設計の発展の一歩前進得た。速い、適用範囲が広い結合資源、および高度の加工技術のいろいろプログラマブル システムの特徴、豊富な階層を結合して、Virtex-E家族はタイムに市場を減らしている間設計柔軟性を高める高速および高容量のプログラム可能な論理の解決を提供する。
適用:
•速く、高密度1.8 V FPGA家族
- 58 kからの4つのMシステム ゲートへの密度
- 130のMHzの内部性能（4つのLUTのレベル）
- ローパワー操作のために設計されている
- PCI迎合的な3.3 Vの32/64ビット、33/の66 MHz
•非常に適用範囲が広いSelectI/O+™の技術
- 20の高性能インターフェイス規格を支える
- > 100 Gb/sの総計の帯域幅のための804まで選抜終えられたI/Osか344の差動入力/出力の組
•差動通信支援
- LVDS （622 Mb/s）、BLVDS （バスLVDS）、LVPECL
- 差動入力/出力信号は入力、出力、または入力/出力のどちらである場合もある
- 標準的な差動装置と互換性がある
- 300+ MHzの時計のためのLVPECLおよびLVDSのクロックの入力
•SelectLink™の専有高性能技術
- Virtex-Eリンクへの二重データ転送速度（DDR）
- WEBベースHDLの世代別方法
•洗練されたSelectRAM+™の記憶階層
- 内部構成可能の分散RAMの1 Mb
- 同期内部ブロックのRAMの832までKb
- BlockRAMの本当のデュアル ポートの機能
- 記憶帯域幅1.66までTb/s （100つ以上のRAMBUSチャネルの実効帯域幅）
- 外的な記憶に高性能インターフェイスのために設計されている
- 200のMHz ZBT* SRAMs
- 200 Mb/s DDR SDRAMs
- 自由なSynthesizableの参照の設計によって支えられる
•高性能作り付けの時計管理回路部品
- 8個の十分にデジタルDelay-Lockedループ（DLLs）
- 二重データ転送速度（DDR）の適用のためのデジタル総合された50%の使用率
- 時計は増加し、分かれる
- 入力/出力の標準への高速LVPECL/LVDSの時計のゼロ遅れの転換
•適用範囲が広い建築は速度および密度のバランスをとる
- 捧げられる高速算術のための論理を運びなさい
- 熱心な乗数サポート
- 広入力機能のための滝の鎖
- 時計が付いている豊富な記録/掛け金可能になるため、および二重同期/非同期セットおよび調整
- 内部に3州のバスで運ぶこと
- IEEE 1149.1境界スキャン論理
- ダイス温度センサーのダイオード
•Xilinx Foundation™および同盟のSeries™の開発機構によって支えられる
- 50%の更にコンパイル時減少
- ゲート密度の設計百万とのためのインターネットのチーム設計（ITD）用具の理想
- PCおよびワークステーション プラットホームの幅広い選択
•SRAMベースの内部システム構成
- 無制限の再プログラム可能性
•高度の包装の選択
- 0.8 mmの破片スケール
- 1.0 mm BGA
- 1.27 mm BGA
- HQ/PQ
•0.18のμmの6層の金属プロセス
•100%の工場はテストした
指定: